问题:Verilog的基本设计单元是模块。它是由两部分组成,一部分描述();另一部分描述逻辑功能,即定义输入是如何影响输出的。...
Thursday, April 25, 2024
问题:下列描述代码可综合的是()A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever...
Tuesday, February 13, 2024
问题:在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64...
Tuesday, February 13, 2024
Thursday, April 25, 2024
问题:元件实例语句“notif1#(1:3:4,2:3:4,1:2:4)U1(out,in,ctrl);”中截至延迟的典型值为()A、1B、2C、3D、4...
Thursday, March 7, 2024
Thursday, April 25, 2024
问题:下列哪些Verilog的基本门级元件是多输出()A、nandB、norC、andD、not...
Thursday, April 25, 2024
问题:在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64...
Tuesday, February 13, 2024
问题:在高速系统设计中,下列哪种优化方案的目的不是为了提高系统的工作频率()A、流水线B、树型结构C、迟置信号后移D、资源共享...
Tuesday, February 13, 2024
问题:已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111,而y的4位的补码为()...
Wednesday, March 27, 2024
问题:在进程中什么情况下综合为时序电路?什么情况下综合为组合电路?...
Thursday, April 25, 2024
Thursday, April 25, 2024
问题:在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64...
Thursday, March 7, 2024
问题:下列描述代码可综合的是()A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever...
Friday, December 22, 2023
问题:可编程逻辑器件的优化过程主要是对()和资源的处理过程。...
Thursday, April 25, 2024
问题:Reg型和wire型信号有什么本质的区别?Reg型信号的初始值一般是什么?...
Thursday, April 25, 2024
Thursday, April 25, 2024
问题:下列哪些Verilog的基本门级元件是多输出()A、nandB、norC、andD、not...
Tuesday, February 13, 2024
问题:根据调用子模块的不同抽象级别,模块的结构描述可以分为()A、模块级B、门级C、开关级D、寄存器级...
Thursday, April 25, 2024